曙海科技
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       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
近开课时间(周末班/连续班/晚班):即将开课,详情请咨询客服。(欢迎您垂询,视教育质量为生命!)
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   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

课程大纲
 
  1. 数字集成电路前端设计培训
    数字集成电路前端设计培训
    培训目标
    帮助学员熟悉典型数字ASIC/SOC开发流程,课程结束后能够独立完成数字电路的所有前端设计工作,并具备中级以上的数字设计水平。
     
    培训对象
    电子、通信、计算机等相关专业本科毕业,一年以上工作经验的在职工程师;
    电子、通信、计算机等相关专业较高年级在读研究生;
    一般高校需要项目经验的任课教师。
     
    培训内容
    1.UWB项目介绍,立项分析、实现方案的规划。
    2.VLSI系统的设计方法学,时序分析法、基于Snopsys EDA Tools Chain实现的完整ASIC设计流程、数字设计库的介绍,分析、创建,及使用。
    3.编码及仿真技巧。编码规范、RTL验证仿真技术、门级仿真技术。
    4.综合技术。基于DC的综合技巧,关注受综合约束驱动的设计,时序路径、时序弧、基于TCL的综合运行和综合结果的关键信息分析。
    5.静态时序分析技术。基于PT的静态时序分析策略,选取、过程处理、基于TCL的静态时序分析运行,关键信息分析。
    6.可测试设计技术。基于DFT compiler和TetraMax的DFT技术,DFT技术的算法、基本的测试设计流程、基于TCL的DFT设计实现。
    7.形式验证技术。基于Formality的形式验证方法、基于匹配策略的形式验证技术、基于TCL的形式验证过程。
    8.功耗控制技术。基于PrimePower的功耗分析技术,基于Power Compiler的时钟门控技术、基于数字单元库的功耗分析方法、基于TCL的功耗分析等多种功耗分析方法和时钟门控技术的实现。
    9.LAYOUT设计流程。基于ASTRO的芯片Layout技术及基于SPEF反标提取的PostLayout相关数字流程,包含在PostLayout中的网表提取、参数提取、形式验证、静态实现验证、门级功能仿真、功耗分析。
    10.UWB项目开发过程中的各种电路优化手段。
    11.ASIC设计流程的高级话题,例如跨时钟域信号的处理,同步抚慰电路设计及相关流程处理等设计技巧。
    12.FPGA设计技巧。介绍FPGA的物理构成,实现技术、约束技术、使用技巧等。

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