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  UVM验证培训班
   班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号)
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
近开课时间(周末班/连续班/晚班)
UVM验证培训班:即将开课,详情请咨询客服。(欢迎您垂询,视教育质量为生命!)
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   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

  UVM验证培训班
第一阶段

课程说明:

SystemVerilog验证是针对数字电路验证技术初/中级学员的课程,是数字电路验证工程师必须掌握的一项基本技能。该课程不仅是对SystemVerilog的语法描述,更重要的是对SystemVerilog OOP技术的理论和用法的归纳,总结和升华,通过SystemVerilog验证课程的学习可以快速成为一名合格的IC验证工程师,构建基于SystemVerilog语言的Testbench,熟练掌握验证流程和验证工作规划,进而为掌握IC高级验证技术打下坚实的基础。

课程大纲:

1.SystemVerilog 验证平台的架构

2.SystemVerilog 语义语法

3.SystemVerilog 并发操作机制

4.Object Oriented Programming (OOP) 面向对象的编程

5.SystemVerilog 内部通信机制

6.SystemVerilog Assertion

7.功能覆盖率统计

第二阶段 SystemVerilog UVM 验证
课程说明:

UVM验证方法学是针对数字电路验证技术高级学员的课程,是数字电路验证工程师需要掌握的一项高级技能。该课程不仅是对UVM验证方法的理论描述,更重要的是对UVM验证方法学的理论和用法的归纳,总结和升华,通过UVM验证方法学课程的学习可以快速成为一名优秀的IC验证工程师。

本课程适合于使用UVM验证方法学进行科研和IC验证的具有高级水平的学生和工程师,也适合于有志于从事IC验证工作,期望进入IC验证领域的相关人员。参加学习的学员需要具有数字电路的基础知识,掌握数字逻辑仿真技术。

课程大纲:

1.??????? UVM 验证平台的架构

2.??????? UVM 消息服务机制

3.??????? UVM 数据建模

4.??????? UVM component factory and configuration

5.??????? TLM communication

6.??????? UVM callback

7.??????? UVM sequence and sequencer

8.??????? Advance on UVM phase

9.??????? Register Abstraction Layer (RAL)