曙海科技
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       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
近开课时间(周末班/连续班/晚班):即将开课,详情请咨询客服。(欢迎您垂询,视教育质量为生命!)
   实验设备
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   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

课程大纲
 
  1. FPGA性能设计培训
      FPGA性能设计培训
    课程对象
    对 FPGA 设计优化感兴趣、具备 HDL 中级知识和拥有 Xilinx ISE® 软件工具使用经验的 FPGA 设计者。
  2. 课程概要
    1
    回顾 FPGA 设计基础
    利用 FPGA 资源进行设计
    内核生成器(CORE Generator)软件系统
    基本 FPGA 时钟资源
    Virtex-6 和 Spartan-6 FPGA 时钟资源
    实验1:利用 FPGA 资源进行设计
    FPGA 设计技术
    综合技术
    实验2:综合技术
    2
    实现时序收敛
    实验3:回顾全局时序约束
    特定通路时序约束,第1部分
    特定通路时序约束,第2部分
    实验4:实现时序收敛
    高级实现选项
    实验5:性能设计
    实验6:FPGA Editor 演示(可选)
    ChipScope Pro 软件(可选)
    实验7:ChipScope Pro 软件(可选)

  3.  
     
     
     

  4.  
     
     
     

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