 班级人数--热线:4008699035 手机:15921673576/13918613812( 微信同号) |
| 增加互动环节，
保障培训效果，坚持小班授课，每个班级的人数限3到5人，超过限定人数,安排到下一期进行学习。 |
| 授课地点及时间 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【广州分部】：广粮大厦 【西安分部】：协同大厦 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦
开班时间(连续班/晚班/周末班）：即将开课，详情请咨询客服。(欢迎您垂询，视教育质量为生命！) |
| 课时 |
◆资深工程师授课
☆注重质量
☆边讲边练
☆若学员成绩达到合格及以上水平，将获得免费推荐工作的机会
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| 质量以及保障 |
☆
1、如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
☆ 2、在课程结束之后,授课老师会留给学员手机和E-mail,免费提供半年的课程技术支持，以便保证培训后的继续消化；
☆3、合格的学员可享受免费推荐就业机会。
☆4、合格学员免费颁发相关工程师等资格证书，提升您的职业资质。 |
☆课程大纲☆ |
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第一部分：DDR3高速并行SIPI设计
1、DDR3 接口 SI/PI 设计内容
DDR3 接口介绍
DDR3 接口信号电源要求
DDR3 接口SI/PI 设计包含哪些内容？
如何评价DDR接口信号质量？
导致眼图恶化的因素
时序分析ABC
影响时序的因素
Timing Budget 示例
2、DQ/DQS 信号组
了解SSTL的脾气
ODT和ZQ calibration
走线阻抗：50欧？ 45欧？ 40欧？ …………
间距控制：1.5X ? 2X ? 2.5X ? …………
如何优化Ron、Z0、ODT组合
影响时序的因素分析
扇出长度问题
走线中途过孔的处理
怎样规划层叠和参考平面？
3、ADDR/CMD/CNTL_CLOCK信号组
常用拓扑结构及端接
摸透Fly-by 结构的脾气
链中容性负载的影响
容性负载补偿
VTT 上拉电阻的选择
主干线长度、DDR区域分段长度、尾巴长度等的影响
驱动器封装引起的波形变化
DDR芯片封装引起的信号恶化
DDR芯片扇出过孔的影响
DDR芯片扇出长度的影响
Fly-by 结构中不同位置的眼图特点
Fly-By结构综合优化
Fly-By结构的等长设置
Timing Budget： 示例
影响jitter的因素分析
T拓扑与端接
4、DDR3接口电源设计
VDD/VDDQ电源设计
VTT电源设计
VREF电源设计
5、信号质量及时序优化要点
如何选择阻抗
层叠设置必须注意的问题
Date lane优化要点
ADDR/CMD/CNTL/CLK优化要点
DDR3接口布线优化要点
VDD/VDDQ电源设计要点
VTT电源设计要点
VREF电源设计要点
6、DDR3 接口仿真方法
仿真设置关键点
如何解读仿真结果
信号质量仿真、演示
眼图质量仿真、演示
时序仿真、演示
第二部分：Gbps高速差分SIPI设计
1、高速差分设计8个关键控制点
高速差分互连系统结构
眼图关键特征参数解读
高速差分设计8个关键控制点
2、S参数及TDR
理解S参数
利用S参数提取信息
利用S参数 debug
反射与TDR
TDR 分辨率
3、耦合干扰问题
同层线间串扰
层间串扰
孔与孔的耦合干扰
回流路径引起的耦合干扰
通过电源系统产生耦合干扰
各种耦合干扰的规避措施
4、抖动问题
引起抖动的常见因素
耦合干扰如何影响抖动
ISI 如何影响抖动
AC耦合电容如何影响抖动
阻抗不连续如何影响抖动
参考平面如何影响抖动
电源噪声如何影响抖动
差分对配置如何影响抖动
差分不对称性影响抖动
5、差分、共模的转换
详解模态转换
模态转换对眼图质量的影响
解决模态转换问题的各种措施
6、互连通道阻抗优化
阻抗连续性优化内容
过孔研究及优化
金手指焊盘特性及优化
AC耦合电容焊盘优化
7、电源优化设计
摸透磁珠滤波器的脾气
L型还是PI型
负载之间的电源干扰
优化电源树结构
电源树优化示例
SERDES接口模拟电源设计要点 |
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